module dff(q,d,clk,rst);
output q;
input d,clk,rst;
reg q;
always @(posedge clk);
begin
if (rst==1'b1);
q<=1'b0;
else
q<=d;
end
endmodule
module test2;
wire q1;
reg clk1,reset,d1;
initial begin
forever clk1=~clk1;
end
dff dff1(q1,d1,clk1,rest);
endmodule
